home *** CD-ROM | disk | FTP | other *** search
/ HPAVC / HPAVC CD-ROM.iso / pc / FAQSYS18.ZIP / FAQS.DAT / CT9001.TXT < prev    next >
Encoding:
Text File  |  1996-01-04  |  9.0 KB  |  199 lines
  1. Chips&Tech PC Video Video Windowing Controller
  2.  
  3. 82c9001A
  4.  
  5. The CT 82c9001 is used for framegrabbers like the Video Blaster.
  6.  
  7.  
  8.  
  9. index 00h (R/W): I/O Address Register
  10. bit  1-7  These bits determine the lower 8 bits of the address the card
  11.           responds at. If CS/ is low on RESET this register is initialised to
  12.           0D6h. If CD/ is high on RESET the register is loaded with the value
  13.           on the databus during the first write to the chip.
  14.  
  15. index 01h (R/W): Memory Access Register
  16. bit    4  If set the VRAM Write Mask is enabled.
  17.  
  18. index 06h (R/W): Linear Memory Base Address Register
  19. bit  0-3  Starting Address of the linear in 1MB units.
  20.  
  21. index 07h (R/W): Data Mask Register, Luminance Data
  22. bit  0-7  A set bit enables the corresponding bits in each byte of the
  23.           Luminance data to be modified during data acquisition.
  24.  
  25. index 08h (R/W): Data Mask Register, Chrominance Data
  26. bit  0-7  A set bit enables the corresponding bits in each byte of the
  27.           Chrominance data to be modified during data acquisition.
  28.  
  29. index 09h (R/W): Interrupt Mask Register
  30. bit    0  If set Video Even Vsync Interrupt is enabled.
  31.        1  If set Video Odd Vsync Interrupt is enabled.
  32.        2  (R) Video Vsync
  33.        3  (R) Video Field. 0=Even, 1=Odd
  34.        4  (R) VGA VSync
  35.        5  (R) VGA HSync
  36.  
  37. index 10h-13h General Purpose I/O Register 0-3
  38.  
  39. index 18h (R/W): General Purpose I/O Control Register
  40. bit    0  I2C Bus Clock. Reads/Writes the I2CK pin
  41.        1  I2C Bus Data. Reads/Writes the I2CO pin
  42.        2  I2C bus read back input pin I2CI. This pin should be tied to I2CO.
  43.        4  If clear enables decode of R10 on GPIO0.
  44.        5  If clear SCSMAT is output on GPOI1, else enables decode of R11 on
  45.           GPIO1.
  46.        6  If clear enables decode of R12 on GPIO2.
  47.        7  If clear enables decode of R13 on GPIO3.
  48.  
  49. index 20h (R/W): Video Acquisition Mode Register
  50. bit    0  If set start video acquisition. Type of acquisition determined by
  51.           bits 1-3. If set Stop Acquisition and allow access to video memory.
  52.           After an Acquisition this bit should be tested before accessing
  53.           video memory.
  54.        1  If clear Continuos Video Acquisition, if set Acquire only a field or
  55.           frame (see bit 2). Bit 0 cleared at the end of acquisition.
  56.        2  If clear Acquire a video frame (full picture), if set (only for
  57.           interlaced video) acquire only a field.
  58.        3  If clear Acquire an even (first) field, if set Acquire an odd
  59.           (second) field.
  60.        4  If set Video Hsync is active high.
  61.        5  If set Video Vsync is active high.
  62.        7  If clear video input is interlaced.
  63.  
  64. index 21h (R/W): Acquisition Window Control Register
  65. bit    0  If set Video Input Cropping is enabled.
  66.        1  If set capture outside cropping window, if clear capture inside
  67.           cropping window.
  68.        2  If set Horizontal Video Input Scaling is enabled.
  69.        3  If set Vertical Video Input Scaling is enabled.
  70.        4  Video Input Data Multiplexing. If set the input is non-multiplexed
  71.           (i.e.. RGB), if clear input is multiplexed (i.e.. YUV).
  72.        5  Multiplexing Ratio. Only active if bit 4 is 0.
  73.            0: 4:1:1 or 2:1:1, 1: 4:2:2
  74.        6  If set select XFLD input for field signal, if clear use internally
  75.           generated field signal.
  76.        7  If set invert field signal polarity.
  77.  
  78. index 22h-23h W(R/W): Acquisition Window, X-Start Register
  79. bit  0-9  Horizontal Start of Acquisition Window measured in pixel clocks from
  80.           the trailing edge of Hsync.
  81.  
  82. index 24h-25h W(R/W): Acquisition Window, Y-start Register
  83. bit  0-9  Vertical Start of Acquisition Window measured in scanlines from the
  84.           trailing edge of (Vsync + V Start Adjust (index 30h)).
  85.  
  86. index 26h-27h W(R/W): Acquisition Window, X-end Register
  87. bit  0-9  Horizontal End of Acquisition Window measured in pixel clocks from
  88.           the trailing edge of Hsync.
  89.  
  90. index 28h-29h W(R/W): Acquisition Window, Y-end Register
  91. bit  0-9  Vertical Start of Acquisition Window measured in scanlines from the
  92.           trailing edge of (Vsync + V Start Adjust (index 30h)).
  93.  
  94. index 2Ah-2Ch 3(R/W): Acquisition Address Register
  95. bit 0-19  Linear Address of the start of the Acquisition Buffer.
  96.           1024 bytes are reserved for each line.
  97.  
  98. index 2Dh (R/W): Acquisition Horizontal Scaling Register.
  99. bit  0-5  If enabled by index 21h bit 2, this is the number of pixels (1-63)
  100.           written for each 64 input pixels.
  101.  
  102. index 2Eh (R/W): Acquisition Vertical Scaling Register.
  103. bit  0-5  If enabled by index 21h bit 3, this is the number of lines (1-63)
  104.           written for each 64 input lines.
  105.  
  106. index 2Fh (R/W): Scaling Field Adjust Register.
  107. bit  0-6  Modifies the scaling value for the odd field during acquisition.
  108.           This is a diagnostic register and should normally be set to the same
  109.           value as index 2Eh.
  110.  
  111. index 30h (R/W): Input Video Start Adjust
  112. bit  0-5  Number of scanlines from the trailing edge of Vsync to the start of
  113.           the active video frame. Should always be non-zero.
  114.  
  115. index 38h (R/W): Scaling Control Register.
  116. bit  0-1  Chroma Multiplex Adjust Bits.
  117.        2  Y-Over-Write-Mode. When acquiring from an interlaced source with a
  118.           scaling of less than 1/2, this bit and the Field Grab bit (index 20h
  119.           bit 2) should be set to write a scaled image from only one of the
  120.           video fields.
  121.        3  X-Max Enable. If set prevents wrap around of memory X-address.
  122.        4  Y-Max Enable. If set prevents wrap around of memory Y-address.
  123.           Should be set for PAL video.
  124.        7  Fast Write Enable. If set CPURDY is asserted one clock earlier than
  125.           normal.
  126.  
  127. index 40h (R/W): Display Area Control Register
  128. bit    0  If clear Overlay Window using an X-Y Window is enabled.
  129.        1  If clear Overlay Window using Color Keying is enabled.
  130.        2  If set display the Display Frame Buffer Data in the Non-color key or
  131.           non X-Y Window area, else display VGA data.
  132.        3  If set display Frame Buffer Data in the X-Y Window area, else
  133.           display VGA data. Only active if bit 0 is set.
  134.        4  If set display Frame Buffer Data in the Color Key area, else display
  135.           VGA data. Only active if bit 1 is set.
  136.        5  If set display Frame Buffer Data in the X-Y Window or Color Key
  137.           area, else display VGA data.
  138.      6-7  Skew between VGA data input and the multiplexer control output in
  139.           VGA clocks: 0: 2 VGA clocks, 1: 3 clocks, 2: 4 clocks, 3: 5 clocks.
  140.  
  141. index 41h-42h W(R/W): Display Window, X-start Register
  142. bit  0-9  Horizontal start of the Display Window in pixels from the trailing
  143.           edge of the VGA Hsync.
  144.  
  145. index 43h-44h W(R/W): Display Window, Y-start Register
  146. bit  0-9  Vertical start of the Display Window in lines from the trailing edge
  147.           of the VGA Vsync
  148.  
  149. index 45h-46h W(R/W): Display Window, X-end Register
  150. bit  0-9  Horizontal end of the Display Window in pixels from the trailing
  151.           edge of the VGA Hsync.
  152.  
  153. index 47h-48h W(R/W): Display Window, Y-end Register
  154. bit  0-9  Vertical end of the Display Window in lines from the trailing edge
  155.           of the VGA Vsync
  156.  
  157. index 49h (R/W): X-Panning, Low Register
  158. bit  0-7  Lower 8 bits of the Column Offset (*2) loaded into the VRAM during
  159.           the data transfer cycle. For 4:1:1 coding bit 0 should be 0.
  160.  
  161. index 4Ah (R/W): Y-Panning, Low Register
  162. bit  0-7  Lower 8 bits of the Row Offset loaded into the VRAM for the first
  163.           active display line.
  164.  
  165. index 4Bh (R/W): X,Y Panning, High Register
  166. bit    0  Bit 8 of the X-panning value. The lower 8 bits are in index 49h.
  167.        4  Bit 8 of the Y-panning value. The lower 8 bits are in index 4Ah.
  168.  
  169. index 4Ch (R/W): Shift Clock Start Register
  170. bit  0-6  End of the display blank from the trailing edge of the VGA Hsync.
  171.  
  172. index 4Dh (R/W): Sync Polarity Register
  173. bit  0-1  Horizontal Zoom.  0: No Zoom, 1: x2, 2: x4, 3: x8
  174.      2-3  Vertical Zoom.  0: No Zoom, 1: x2, 2: x4, 3: x8
  175.        4  VGA Hsync Polarity. If set the VGA Hsync is active high.
  176.        5  VGA Vsync Polarity. If set the VGA Vsync is active high.
  177.  
  178. index 4Eh (R/W): Color Compare Register
  179. bit  0-7  The color to compare with.
  180.  
  181. index 4Fh (R/W): Color Mask Register
  182. bit  0-7  Only the bit positions, which are 0 in this register are used in
  183.           color comparisons
  184.  
  185. index 50h (R/W): Display Window Interlace Control
  186. bit    0  If set the Display Window is interlaced.
  187.        1  If set use the VFLD input for the display window field signal,
  188.           rather than the internally generated field signal.
  189.        2  If set invert the Display Window field signal polarity.
  190.      3-4  Replication of fields.
  191.             0,2: No replication.
  192.               1: Replicate even field.
  193.               3: Replicate odd field.
  194.  
  195. index FFh (R/W): Chips Version/Enable Register
  196. bit    0  (W) PC Video Global Enable. Must be set to enable other registers.
  197.        1  (W) Enable memory if set.
  198.      4-7  (R) Silicon revision. 0 for initial release.
  199.